隨著目前數(shù)字技術(shù)的發(fā)展，多通道數(shù)據(jù)的高速采集處理獲得了廣泛的應(yīng)用，面對大的數(shù)據(jù)吞吐量，往往需要共享一塊大的緩存空間(外掛的大容量存儲SDRAM或是DDR)。而大多時候多通道之間的實時數(shù)據(jù)流量并不一定平衡。這樣必須有一套合理多通道復(fù)用仲裁方法，達(dá)到整個數(shù)據(jù)存儲效率最大化，用最小的存儲空間達(dá)成最大的平均吞吐。
 
外部高速緩存的基本讀寫流程描述
外部緩存SDRAM (DDR)由于讀寫共用一個物理接口，所以讀寫需要分時產(chǎn)生，讀時不能寫，寫時不能讀。而且對于易失性存儲設(shè)備(掉電數(shù)據(jù)丟失)，必須對內(nèi)部數(shù)據(jù)定時刷新操作，同時在讀寫開始和完成時進(jìn)行打開和關(guān)閉行操作，這樣就使每一次的讀寫占用很多控制開銷，使得底層操作效率不高，但這是易失性存儲的特點，也就是剛性開銷，所以對于整個系統(tǒng)的存儲效率提升，外部數(shù)據(jù)流控和仲裁策略的設(shè)計就尤為關(guān)鍵。
 
基于FPGA的多通道仲裁設(shè)計總體結(jié)構(gòu)
基于FPGA的多通道仲裁設(shè)計總體結(jié)構(gòu)如圖1所示。
     
使用場景描述
典型應(yīng)用場景，主機(jī)通過軟件和邏輯處理部分進(jìn)行數(shù)據(jù)交互，交互包括發(fā)送數(shù)據(jù)處理和接收數(shù)據(jù)處理兩部分(發(fā)送和接收都是想對于HOST主機(jī)來講的)。
 
(1)發(fā)送處理部分:邏輯接收HOST主機(jī)的數(shù)據(jù)，然后根據(jù)仲裁邏輯的優(yōu)先級策略分通道寫入SDRAM (DDR)中進(jìn)行緩存(寫操作)，在發(fā)送的下游數(shù)據(jù)接口，仲裁邏輯再從SDRMA(DDR)中讀取數(shù)據(jù)發(fā)送到相應(yīng)的通道出口中去
 
(2）接收處理部分︰邏輯從外部接口收到多通道數(shù)據(jù),然后根據(jù)仲裁模塊發(fā)出的仲裁優(yōu)先級順序?qū)?shù)據(jù)分通道寫入SDRAM (DDR)中存儲，在邏輯和主機(jī)HOST接口端，仲裁模塊從SDRAM (DDR)中讀出各通道數(shù)據(jù)送給HOST主機(jī)處理。
 

本文關(guān)鍵詞：SDRAM

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